TSMC: अर्को वर्ष 2nm प्रक्रिया जोखिम परीक्षण उत्पादन

आफ्नो भर्खरै जारी गरिएको वार्षिक प्रतिवेदनमा, TSMC अध्यक्ष डेयिन लिउ र सीईओ चिह-जिया वेईले 2nm प्रक्रियासँग सम्बन्धित प्रगति प्रकट गरे।
सेयरधारकहरूलाई पत्रका अनुसार, तिनीहरूले गत वर्षमा उनीहरूको अनुसन्धान र विकास प्रयासहरू बढाएका छन्, प्रविधिमा काम गर्दै, विशेष गरी 2nm प्रक्रिया, R&D मा $ 5.47 बिलियन खर्च गरेर उनीहरूको प्रविधि नेतृत्व र भिन्नता विस्तार गर्न।
2nm प्रक्रियाको लागि, TSMC ले सुधारिएको प्रदर्शन र ऊर्जा दक्षताको साथ नानोसिट ट्रान्जिस्टर संरचना प्रयोग गर्नेछ। N3E प्रक्रियाको तुलनामा, 2nm प्रक्रियाले ऊर्जा-कुशल कम्प्युटिङको बढ्दो माग पूरा गर्न उही गतिमा 10% -15% ले गति बढाउनेछ वा उही गतिमा 25%-30% ले पावर खपत घटाउनेछ।
हाल, 2nm प्रक्रियाको विकास योजना अनुसार प्रगति भइरहेको छ, 2024 मा जोखिमपूर्ण पाइलट उत्पादन र 2025 मा ठूलो उत्पादन।